Rangkaian Logika Sekuensial dan SR Flip-flop
Rangkaian Logika Sekuensial menggunakan Flip-Flop sebagai elemen memori dan di mana outputnya bergantung pada kondisi input.
Tidak seperti Rangkaian Logika Kombinasional yang mengubah status tergantung pada sinyal aktual yang diterapkan pada input mereka pada waktu itu, rangkaian Logika Sekuensial memiliki beberapa bentuk "Memori" bawaan. Ini berarti bahwa rangkaian logika sekuensial dapat memperhitungkan keadaan input sebelumnya serta yang benar-benar ada, semacam efek "sebelum" dan "setelah" yang terlibat dengan rangkaian sekuensial.
Dengan kata lain, status output dari "rangkaian logika sekuensial" adalah fungsi dari tiga status berikut, "input sekarang", "input setelah" dan/atau "output setelah". Rangkaian Logika Sekuensial mengingat kondisi ini dan tetap dalam kondisi arus hingga sinyal clock berikutnya mengubah salah satu status, memberikan rangkaian logika sekuensial "Memori".
Rangkaian logika sekuensial umumnya disebut sebagai perangkat dua keadaan atau Bistabil yang dapat memiliki output yang ditetapkan dalam salah satu dari dua keadaan dasar, tingkat logika "1" atau tingkat logika "0" dan akan tetap "terkunci" (oleh karena itu namanya latch) tanpa batas dalam kondisi arus atau kondisi hingga beberapa input lain memicu sinyal atau pulsa yang akan menyebabkan bistabil mengubah kondisinya sekali lagi.
Kata "Sekuensial" berarti bahwa hal-hal terjadi dalam "urutan", satu demi satu dan dalam rangkaian Logika Sekuensial, sinyal clock aktual menentukan kapan hal-hal akan terjadi selanjutnya. rangkaian logika sekuensial sederhana dapat dibangun dari rangkaian standar Bistabil seperti: Flip-flop, Latch dan Counter (pencacah) dan yang dapat dibuat dengan hanya menghubungkan bersama Gerbang NAND universal dan/atau Gerbang NOR dengan cara kombinasional tertentu untuk menghasilkan rangkaian sekuensial yang diperlukan.
Serta dua keadaan logika yang disebutkan di atas tingkat logika "1" dan tingkat logika "0", elemen ketiga diperkenalkan yang memisahkan rangkaian logika sekuensial dari rekan-rekan logika kombinasional mereka, yaitu TIME. Rangkaian logika sekuensial kembali ke kondisi semula stabil begitu reset dan rangkaian sekuensial dengan loop atau jalur umpan balik dikatakan bersiklus “cyclic”.
Kita sekarang tahu bahwa dalam rangkaian sekuensial, perubahan hanya terjadi pada penerapan sinyal clock yang membuatnya sinkron, atau tidak sinkron dan bergantung pada input eksternal. Untuk mempertahankan keadaan arus mereka, rangkaian sekuensial bergantung pada umpan balik dan ini terjadi ketika sebagian kecil dari output diumpankan kembali ke input dan ini ditunjukkan sebagai:
Dua inverter atau gerbang NOT dihubungkan secara seri dengan output di Q diumpankan kembali ke input. Sayangnya, konfigurasi ini tidak pernah berubah status karena output akan selalu sama, baik "1" atau "0", itu diatur secara permanen. Namun, kita dapat melihat bagaimana umpan balik bekerja dengan memeriksa komponen logika sekuensial paling dasar, yang disebut SR flip-flop.
Kemudian deskripsi SR adalah singkatan dari "Set-Reset". Input reset me-reset flip-flop kembali ke keadaan semula dengan output Q yang akan berada pada level logika "1" atau logika "0" tergantung pada kondisi set/reset ini.
Sebuah dasar gerbang NAND rangkaian SR flip-flop menyediakan umpan balik dari kedua output kembali ke input menentang dan umumnya digunakan dalam rangkaian memori untuk menyimpan bit data tunggal. Kemudian flip-flop SR sebenarnya memiliki tiga input, Set, Reset dan arus output Q berkaitan dengan keadaan arus atau history. Istilah " Flip-flop " berhubungan dengan operasi aktual perangkat, karena dapat "dibalik" ke dalam satu keadaan Set logika atau "flopped/menjatuhkan" kembali ke keadaan Reset logika yang berlawanan.
Perangkat ini terdiri dari dua input, satu disebut Set, S dan yang lainnya disebut Reset, R dengan dua output Q yang sesuai dan kebalikannya atau melengkapi
(bukan-Q) seperti yang ditunjukkan di bawah ini.
Tidak seperti Rangkaian Logika Kombinasional yang mengubah status tergantung pada sinyal aktual yang diterapkan pada input mereka pada waktu itu, rangkaian Logika Sekuensial memiliki beberapa bentuk "Memori" bawaan. Ini berarti bahwa rangkaian logika sekuensial dapat memperhitungkan keadaan input sebelumnya serta yang benar-benar ada, semacam efek "sebelum" dan "setelah" yang terlibat dengan rangkaian sekuensial.
Dengan kata lain, status output dari "rangkaian logika sekuensial" adalah fungsi dari tiga status berikut, "input sekarang", "input setelah" dan/atau "output setelah". Rangkaian Logika Sekuensial mengingat kondisi ini dan tetap dalam kondisi arus hingga sinyal clock berikutnya mengubah salah satu status, memberikan rangkaian logika sekuensial "Memori".
Rangkaian logika sekuensial umumnya disebut sebagai perangkat dua keadaan atau Bistabil yang dapat memiliki output yang ditetapkan dalam salah satu dari dua keadaan dasar, tingkat logika "1" atau tingkat logika "0" dan akan tetap "terkunci" (oleh karena itu namanya latch) tanpa batas dalam kondisi arus atau kondisi hingga beberapa input lain memicu sinyal atau pulsa yang akan menyebabkan bistabil mengubah kondisinya sekali lagi.
Representasi Logika Sekuensial
Kata "Sekuensial" berarti bahwa hal-hal terjadi dalam "urutan", satu demi satu dan dalam rangkaian Logika Sekuensial, sinyal clock aktual menentukan kapan hal-hal akan terjadi selanjutnya. rangkaian logika sekuensial sederhana dapat dibangun dari rangkaian standar Bistabil seperti: Flip-flop, Latch dan Counter (pencacah) dan yang dapat dibuat dengan hanya menghubungkan bersama Gerbang NAND universal dan/atau Gerbang NOR dengan cara kombinasional tertentu untuk menghasilkan rangkaian sekuensial yang diperlukan.
Klasifikasi Logika Sekuensial
Karena gerbang logika standar adalah blok pembangun dari rangkaian kombinasional, kait bistabil dan Flip-flop adalah blok pembangun dasar dari rangkaian logika sekuensial. Rangkaian logika sekuensial dapat dibangun untuk menghasilkan flip-flop sederhana yang dipicu tepi atau rangkaian sekuensial yang lebih kompleks seperti register penyimpanan, register geser, perangkat memori, atau counter. Bagaimanapun juga rangkaian logika sekuensial dapat dibagi menjadi tiga kategori utama berikut:- Event Driven - rangkaian asinkron yang segera berubah status saat diaktifkan.
- Clock Driven - rangkaian sinkron yang disinkronkan dengan sinyal clock tertentu.
- Pulse Driven - yang merupakan kombinasi dari keduanya yang merespons memicu pulsa.
Serta dua keadaan logika yang disebutkan di atas tingkat logika "1" dan tingkat logika "0", elemen ketiga diperkenalkan yang memisahkan rangkaian logika sekuensial dari rekan-rekan logika kombinasional mereka, yaitu TIME. Rangkaian logika sekuensial kembali ke kondisi semula stabil begitu reset dan rangkaian sekuensial dengan loop atau jalur umpan balik dikatakan bersiklus “cyclic”.
Kita sekarang tahu bahwa dalam rangkaian sekuensial, perubahan hanya terjadi pada penerapan sinyal clock yang membuatnya sinkron, atau tidak sinkron dan bergantung pada input eksternal. Untuk mempertahankan keadaan arus mereka, rangkaian sekuensial bergantung pada umpan balik dan ini terjadi ketika sebagian kecil dari output diumpankan kembali ke input dan ini ditunjukkan sebagai:
Loop Umpan Balik Sekuensial
Dua inverter atau gerbang NOT dihubungkan secara seri dengan output di Q diumpankan kembali ke input. Sayangnya, konfigurasi ini tidak pernah berubah status karena output akan selalu sama, baik "1" atau "0", itu diatur secara permanen. Namun, kita dapat melihat bagaimana umpan balik bekerja dengan memeriksa komponen logika sekuensial paling dasar, yang disebut SR flip-flop.
SR Flip-Flop
SR Flip-flop, juga dikenal sebagai latch SR, dapat dianggap sebagai salah satu yang paling dasar rangkaian logika sekuensial mungkin. Flip-flop sederhana ini pada dasarnya adalah perangkat bistabil memori satu-bit yang memiliki dua input, satu yang akan "SET" perangkat (berarti output = "1"), dan diberi label S dan satu yang akan "RESET" perangkat (berarti output = “0”), diberi label R.Kemudian deskripsi SR adalah singkatan dari "Set-Reset". Input reset me-reset flip-flop kembali ke keadaan semula dengan output Q yang akan berada pada level logika "1" atau logika "0" tergantung pada kondisi set/reset ini.
Sebuah dasar gerbang NAND rangkaian SR flip-flop menyediakan umpan balik dari kedua output kembali ke input menentang dan umumnya digunakan dalam rangkaian memori untuk menyimpan bit data tunggal. Kemudian flip-flop SR sebenarnya memiliki tiga input, Set, Reset dan arus output Q berkaitan dengan keadaan arus atau history. Istilah " Flip-flop " berhubungan dengan operasi aktual perangkat, karena dapat "dibalik" ke dalam satu keadaan Set logika atau "flopped/menjatuhkan" kembali ke keadaan Reset logika yang berlawanan.
SR Flip-Flop Gerbang NAND
Cara paling sederhana untuk membuat setiap bit tunggal dasar set-reset SR flip-flop adalah dengan menghubungkan bersama sepasang gerbang NAND 2-input berpasangan silang seperti yang ditunjukkan, untuk membentuk Set-Reset bistabil yang juga dikenal sebagai LOW SR Gate NAND Latch yang aktif, sehingga ada umpan balik dari setiap output ke salah satu input gerbang NAND lainnya.Perangkat ini terdiri dari dua input, satu disebut Set, S dan yang lainnya disebut Reset, R dengan dua output Q yang sesuai dan kebalikannya atau melengkapi
(bukan-Q) seperti yang ditunjukkan di bawah ini. Rangkaian Dasar SR Flip-flop
Keadaan Set
Pertimbangkan rangkaian yang ditunjukkan di atas. Jika input R berada pada level logika “0” (R = 0) dan input S berada pada level logika “1” (S = 1), gerbang NAND Y memiliki setidaknya satu inputnya pada logika “0” oleh karena itu, outputnya harus pada level logika “1” (prinsip Gerbang NAND). Output juga diumpankan kembali ke input "A" dan kedua input ke gerbang NAND X berada pada level logika "1", dan oleh karena itu output Q-nya harus pada level logika "0".
harus pada level logika “1” (prinsip Gerbang NAND). Output juga diumpankan kembali ke input "A" dan kedua input ke gerbang NAND X berada pada level logika "1", dan oleh karena itu output Q-nya harus pada level logika "0".
Lagi-lagi prinsip gerbang NAND. Jika reset input R berubah status, dan menuju HIGH ke logika "1" dengan S yang tersisa HIGH juga pada level logika "1", input gerbang NAND Y sekarang R = "1" dan B = "0". Karena salah satu inputnya masih pada level logika "0" output pada masih tetap HIGH pada level logika "1" dan tidak ada perubahan status. Oleh karena itu, rangkaian flip-flop dikatakan "Latched" atau "Set" dengan = "1" dan Q = "0".
masih tetap HIGH pada level logika "1" dan tidak ada perubahan status. Oleh karena itu, rangkaian flip-flop dikatakan "Latched" atau "Set" dengan = "1" dan Q = "0".Keadaan Reset
Dalam keadaan stabil kedua ini, berada pada level logika "0", ( bukan Q = "0") output terbalik pada Q berada pada level logika "1", ( Q = "1"), dan diberikan sebagai R = “1” dan S = “0”. Karena gerbang X memiliki salah satu inputnya pada logika “0” outputnya Q harus sama dengan tingkat logika “1” (sekali lagi prinsip gerbang NAND). Output Q diumpankan kembali ke input "B", sehingga kedua input ke gerbang NAND Y berada pada logika "1", oleh karena itu, = "0".
berada pada level logika "0", ( bukan Q = "0") output terbalik pada Q berada pada level logika "1", ( Q = "1"), dan diberikan sebagai R = “1” dan S = “0”. Karena gerbang X memiliki salah satu inputnya pada logika “0” outputnya Q harus sama dengan tingkat logika “1” (sekali lagi prinsip gerbang NAND). Output Q diumpankan kembali ke input "B", sehingga kedua input ke gerbang NAND Y berada pada logika "1", oleh karena itu, = "0".
Jika input yang ditetapkan, S sekarang mengubah status ke logika "1" dengan input R tersisa di logika "1", output masih tetap LOW pada tingkat logika "0" dan tidak ada perubahan status. Oleh karena itu, rangkaian flip-flop keadaan "Reset" juga telah terkunci (latced) dan kita dapat mendefinisikan tindakan "set/reset" ini di tabel kebenaran berikut.
masih tetap LOW pada tingkat logika "0" dan tidak ada perubahan status. Oleh karena itu, rangkaian flip-flop keadaan "Reset" juga telah terkunci (latced) dan kita dapat mendefinisikan tindakan "set/reset" ini di tabel kebenaran berikut.Tabel Kebenaran untuk Fungsi Set-Reset ini
Keadaan
|
S
|
R
|
Q
|
|
Deskripsi
|
Set
|
1
|
0
|
0
|
1
|
Set Q »1
|
1
|
1
|
0
|
1
|
tidak ada
perubahan
|
|
Reset
|
0
|
1
|
1
|
0
|
Reset Q »0
|
1
|
1
|
1
|
0
|
tidak ada
perubahan
|
|
Tidak valid
|
0
|
0
|
1
|
1
|
Kondisi tidak
valid
|
Dapat dilihat bahwa ketika kedua input S = "1" dan R = "1" output Q dan dapat berada pada level logika "1" atau "0", tergantung pada keadaan input S atau R SEBELUM ini kondisi input ada. Oleh karena itu kondisi S = R = “1” tidak mengubah keadaan output Q dan .
dapat berada pada level logika "1" atau "0", tergantung pada keadaan input S atau R SEBELUM ini kondisi input ada. Oleh karena itu kondisi S = R = “1” tidak mengubah keadaan output Q dan .
Namun, keadaan input S = "0" dan R = "0" adalah kondisi yang tidak diinginkan atau tidak valid dan harus dihindari. Kondisi S = R = “0” menyebabkan kedua output Q dan menjadi HIGH bersama di tingkat logika “1” ketika kita biasanya ingin menjadi kebalikan dari Q. Hasilnya adalah flip-flop kehilangan kontrol Q dan , dan jika dua input sekarang beralih "HIGH" lagi setelah kondisi ini ke logika "1", flip-flop menjadi tidak stabil dan beralih ke keadaan data yang tidak diketahui berdasarkan atas ketidakseimbangan seperti yang ditunjukkan pada diagram switching berikut.
menjadi HIGH bersama di tingkat logika “1” ketika kita biasanya ingin menjadi kebalikan dari Q. Hasilnya adalah flip-flop kehilangan kontrol Q dan , dan jika dua input sekarang beralih "HIGH" lagi setelah kondisi ini ke logika "1", flip-flop menjadi tidak stabil dan beralih ke keadaan data yang tidak diketahui berdasarkan atas ketidakseimbangan seperti yang ditunjukkan pada diagram switching berikut.Diagram Switching SR Flip-flop
Ketidakseimbangan ini dapat menyebabkan salah satu output untuk beralih lebih cepat dari yang lain sehingga flip-flop beralih ke satu keadaan atau yang lain yang mungkin tidak diperlukan dan korupsi data akan ada. Kondisi tidak stabil ini umumnya dikenal sebagai kondisi Meta-stabil.
Kemudian, gerbang NAND SR flip-flop atau gerbang NAND SR latch dapat diatur dengan menerapkan logika “0”, (LOW) kondisi untuk nya Set input dan ulang lagi oleh kemudian menerapkan logika “0” untuk nya Reset input. SR Flip-flop dikatakan berada dalam kondisi “tidak valid” (Meta-stabil) jika input set dan reset diaktifkan secara bersamaan.
Seperti yang telah kita lihat di atas, flip-flop standar gerbang NAND SR membutuhkan input logika “0” untuk membalik atau mengubah status dari Q ke dan sebaliknya. Namun kita dapat, mengubah rangkaian flip-flop dasar ini menjadi rangkaian yang mengubah keadaan dengan penerapan sinyal input positif yang berjalan dengan penambahan dua gerbang NAND tambahan yang terhubung sebagai inverter ke input S dan R seperti yang ditunjukkan.
dan sebaliknya. Namun kita dapat, mengubah rangkaian flip-flop dasar ini menjadi rangkaian yang mengubah keadaan dengan penerapan sinyal input positif yang berjalan dengan penambahan dua gerbang NAND tambahan yang terhubung sebagai inverter ke input S dan R seperti yang ditunjukkan.Rangkaian SR Flip-flop Gerbang NAND Positif
Selain menggunakan gerbang NAND, juga dimungkinkan untuk membuat SR Flip-flop satu-bit sederhana menggunakan dua gerbang NOR yang berpasangan silang yang terhubung dalam konfigurasi yang sama. Rangkaian akan bekerja dengan cara yang mirip dengan rangkaian gerbang NAND di atas, kecuali bahwa inputnya aktif HIGH dan kondisi yang tidak valid ada ketika kedua inputnya berada pada level logika "1", dan ini ditunjukkan di bawah ini.
Rangkaian SR Flip-flop Gerbang NOR
Rangkaian Switch Debounce (Pantulan)
Flip-flop yang dipicu oleh ujung memerlukan transisi sinyal bersih yang bagus, dan satu penggunaan praktis dari rangkaian set-reset ini adalah sebagai kait yang digunakan untuk membantu menghilangkan “bounce” sakelar mekanis. Sesuai namanya, bouncing sakelar terjadi ketika kontak dari sakelar, tombol, atau tombol yang dioperasikan secara mekanis dioperasikan dan kontak sakelar internal tidak sepenuhnya tertutup dengan bersih, tetapi terpental bersama terlebih dahulu sebelum menutup (atau membuka) ketika sakelar ditekan..
Hal ini menimbulkan serangkaian pulsa individu yang bisa sepanjang puluhan milidetik sehingga sistem atau rangkaian elektronik seperti counter digital dapat melihat sebagai serangkaian pulsa logika, bukannya satu pulsa tunggal yang panjang dan berperilaku salah. Misalnya, selama periode pentalan ini, tegangan output dapat berfluktuasi secara liar dan dapat mendaftarkan beberapa jumlah input alih-alih satu hitungan tunggal. Kemudian set-reset SR Flip-flop atau rangkaian bistabil Latch dapat digunakan untuk menghilangkan masalah semacam ini dan ini ditunjukkan di bawah ini.
Rangkaian SR Flip Flop Switch Debounce (pantulan)
Bergantung pada keadaan arus dari output, jika tombol set atau reset ditekan, output akan berubah dengan cara yang dijelaskan di atas dan setiap tambahan input yang tidak diinginkan (memantul) dari tindakan sakelar mekanis tidak akan berpengaruh pada output di Q.
Ketika tombol lain ditekan, kontak pertama akan menyebabkan kait berubah status, tetapi sakelar mekanis tambahan juga tidak akan berpengaruh. SR Flip-flop kemudian dapat RESET secara otomatis setelah periode waktu yang singkat, misalnya 0.5 detik, sehingga dapat mendaftarkan input pengulangan tambahan dan yang disengaja dari kontak sakelar yang sama, seperti beberapa input dari keyboard “RETURN” key.
IC yang tersedia secara umum yang secara khusus dibuat untuk mengatasi masalah bouncing switch adalah MAX6816, input tunggal, MAX6817, input ganda dan IC input octal debouncer MAX6818. Chip ini mengandung rangkaian flip-flop yang diperlukan untuk menyediakan antarmuka yang bersih dari sakelar mekanis ke sistem digital.
Set-Reset kait bistabil juga dapat digunakan sebagai generator pulsa Monostabil (satu-shot) untuk menghasilkan pulsa output tunggal, baik tinggi atau rendah, dari beberapa lebar atau periode waktu tertentu untuk pengaturan waktu atau tujuan kontrol. 74LS279 adalah Quad SR bistabil Latch IC, yang berisi empat bistabil tipe NAND individu dalam satu chip yang memungkinkan sakelar bolak-balik atau rangkaian clock monostabil/astabil mudah dibangun.
Rangkaian Quad SR bistabil Latch 74LS279
Clock SR Flip-Flop atau Gated
Kadang-kadang diinginkan dalam rangkaian logika sekuensial untuk memiliki SR flip-flop bistabil yang hanya mengubah keadaan ketika kondisi tertentu terpenuhi terlepas dari kondisi baik Set atau input Reset. Dengan menghubungkan gerbang AND 2-input secara seri dengan setiap terminal input SR Flip-flop, sebuah Gated SR Flip-flop dapat dibuat.
Input bersyarat ekstra ini disebut input "Enable" dan diberi awalan " EN ". Penambahan input ini berarti bahwa output pada Q hanya berubah status ketika HIGH dan karenanya dapat digunakan sebagai input clock (CLK) sehingga level-sensitifnya seperti yang ditunjukkan di bawah ini.
Rangkaian Gated SR Flip-flop
Ketika Enable input "EN" berada pada level logika "0", output dari dua gerbang AND juga pada level logika "0", (prinsip Gerbang AND) terlepas dari kondisi dua input S dan R, menempelkan dua output Q dan ke status terakhir yang diketahui. Ketika input enable "EN" berubah ke level logika "1", rangkaian merespons sebagai SR flip-flop bistabil normal dengan kedua gerbang AND menjadi transparan untuk sinyal Set dan Reset.
ke status terakhir yang diketahui. Ketika input enable "EN" berubah ke level logika "1", rangkaian merespons sebagai SR flip-flop bistabil normal dengan kedua gerbang AND menjadi transparan untuk sinyal Set dan Reset.
Input aktif tambahan ini juga dapat dihubungkan ke clock timing signal (CLK) yang menambahkan sinkronisasi clock ke flip-flop yang menciptakan apa yang kadang-kadang disebut " Clocked SR Flip-flop ". Jadi Gated Bistabil SR Flip-flop beroperasi sebagai kait bistabil standar tetapi output hanya diaktifkan ketika logika "1" diterapkan pada input EN-nya dan dinonaktifkan oleh logika "0".
Dalam tutorial berikutnya tentang Rangkaian Logika Sekuensial, kita akan melihat jenis flip-flop sederhana yang dipicu-tepi lainnya yang sangat mirip dengan SR flip-flop yang disebut JK Flip-flop yang dinamai menurut penemunya, Jack Kilby. JK flip-flop adalah yang paling banyak digunakan dari semua desain flip-flop karena dianggap sebagai perangkat universal.