JK Flip Flop dan Master-Slave Flip-flop
JK Flip-flop mirip dengan SR Flip-flop yang sudah kami bahas sebelumnya, tetapi tidak ada perubahan status ketika input J dan K keduanya LOW atau level logika "0". Rangkaian SR flip-flop gerbang NAND dasar memiliki banyak keunggulan dan kegunaan dalam rangkaian logika sekuensial tetapi menderita dua masalah switching dasar.
Rangkaian JK Flip-flop sederhana ini adalah yang paling banyak digunakan dari semua desain flip-flop dan dianggap sebagai rangkaian flip-flop universal. Dua input berlabel "J" dan "K" tidak disingkat huruf kata lain, seperti "S" untuk Set dan "R" untuk Reset, tetapi mereka sendiri adalah huruf otonom yang dipilih oleh penemunya Jack Kilby untuk membedakan desain flip-flop dari tipe lain.
Operasi sekuensial JK flip-flop persis sama dengan SR flip-flop sebelumnya dengan input “Set” dan “Reset” yang sama. Perbedaan kali ini adalah bahwa "JK flip flop" tidak memiliki status input tidak valid atau terlarang dari Pemicu SR bahkan ketika S dan R keduanya pada logika "1".
JK flip-flop pada dasarnya adalah gated SR flip-flop dengan penambahan rangkaian input clock yang mencegah kondisi output ilegal atau tidak sah yang dapat terjadi ketika kedua input S dan R adalah sama dengan tingkat logika “1”. Karena input clock tambahan ini, JK flip-flop memiliki empat kemungkinan kombinasi input, "logika 1", "logika 0", "tidak ada perubahan" dan "beralih". Simbol untuk JK flip flop mirip dengan SR Bistabil Latch seperti yang terlihat pada tutorial sebelumnya kecuali untuk penambahan input clock.
Baik input S dan R dari SR bistabil sebelumnya sekarang telah digantikan oleh dua input yang disebut input J dan K, masing-masing setelah penemunya Jack Kilby. Maka ini setara dengan: J = S dan K = R.
Dua 2-input gerbang AND gated SR bistabil kini telah digantikan oleh dua 3-input gerbang NAND dengan input ketiga setiap gerbang terhubung ke output di Q dan
. Kopling silang dari SR flip-flop ini memungkinkan kondisi S = “1” dan R = “1” yang sebelumnya tidak valid digunakan untuk menghasilkan “aksi sakelar” karena kedua input sekarang saling bertautan.
Jika rangkaian sekarang "SET" input J dihambat oleh status "0" melalui gerbang NAND yang lebih rendah. Jika rangkaian "RESET" input K dihambat oleh status "0" Q melalui gerbang NAND atas. Karena Q dan selalu berbeda, kita dapat menggunakannya untuk mengontrol input. Ketika kedua input J dan K sama dengan logika "1", JK flip flop berganti-ganti seperti yang ditunjukkan pada tabel kebenaran berikut.
Kemudian JK flip-flop pada dasarnya adalah SR flip-flop dengan umpan balik yang memungkinkan hanya satu dari dua terminal inputnya, baik SET atau RESET untuk aktif pada satu waktu sehingga menghilangkan kondisi tidak valid yang terlihat sebelumnya dalam rangkaian SR flip-flop.
Juga ketika input J dan K berada pada level logika "1" pada saat yang sama, dan input clock ber-pulsa "HIGH", rangkaian akan "beralih" dari status SET ke status RESET, atau sebaliknya. Ini menghasilkan JK flip-flop bertindak lebih seperti toggle flip-flop tipe-T ketika kedua terminal "HIGH".
Meskipun rangkaian ini merupakan peningkatan pada SR flip-flop clocked, ia masih mengalami masalah pengaturan waktu yang disebut "race" jika output Q berubah keadaan sebelum pulsa timing input clock memiliki waktu untuk "OFF". Untuk menghindarinya, periode waktu pulsa ( T ) harus dijaga sesingkat mungkin (frekuensi tinggi). Karena ini kadang-kadang tidak mungkin dengan IC TTL modern, Master-Slave JK Flip-flop yang jauh lebih baik dikembangkan.
TTL 74LS73 adalah IC Dual JK flip-flop, yang berisi dua bistabil tipe JK individual dalam satu chip yang memungkinkan flip-flop jepit tunggal atau master-slave dibuat. IC JK flip-flop lainnya termasuk 74LS107 Dual JK flip-flop dengan clear, 74LS109 Dual-edge triggered JK flip flop dan 74LS112 Dual-edge triggered flip-flop dengan baik preset dan input yang jelas.
dari flip-flop "Slave" diumpankan kembali ke input "Master" dengan output dari "Master" flip flop yang terhubung ke dua input dari flip-flop "Slave". Konfigurasi umpan balik ini dari output slave ke input master memberikan toggle karakteristik JK flip-flop seperti yang ditunjukkan di bawah ini.
Sinyal input J dan K terhubung ke "master" SR flip-flop gated yang "mengunci" kondisi input sedangkan input clock ( Clk ) adalah "HIGH" pada level logika "1". Karena input clock dari "slave" flip-flop adalah kebalikan (komplemen) dari "master" input clock, "slave" SR flip-flop tidak berganti. Output dari "master" flip-flop hanya "dilihat" oleh "slave" flip-flop yang terjaga keamanannya ketika input clock masuk "LOW" ke level logika "0".
Ketika clock "LOW", output dari "master" flip-flop terkunci dan perubahan tambahan pada inputnya diabaikan. Slave Flip-flop yang terjaga keamanannya sekarang merespons keadaan inputnya yang dilewati oleh bagian Master.
Kemudian pada transisi "Low-ke-High" dari clock pulsa input dari "master" flip-flop diumpankan melalui input gated dari "slave" flip-flop dan pada transisi "High-ke-Low" input yang sama tercermin pada output "slave" yang membuat jenis flip-flop edge atau dipicu oleh pulsa.
Kemudian, rangkaian menerima data input ketika sinyal clock "HIGH", dan meneruskan data ke output di tepi-jatuh dari sinyal clock. Dengan kata lain, Master-Slave JK Flip-flop adalah perangkat "Sinkron" karena hanya melewatkan data dengan waktu sinyal clock.
Dalam tutorial berikutnya tentang rangkaian Logika Sekuensial, kita akan melihat Multivibrator yang digunakan sebagai generator gelombang untuk menghasilkan sinyal clock untuk beralih pada rangkaian sekuensial.
- kondisi Set = 0 dan Reset = 0 (S = R = 0) harus selalu dihindari
- jika Set atau Reset status perubahan saat input enable (EN) high, tindakan kait yang benar mungkin tidak terjadi
Rangkaian JK Flip-flop sederhana ini adalah yang paling banyak digunakan dari semua desain flip-flop dan dianggap sebagai rangkaian flip-flop universal. Dua input berlabel "J" dan "K" tidak disingkat huruf kata lain, seperti "S" untuk Set dan "R" untuk Reset, tetapi mereka sendiri adalah huruf otonom yang dipilih oleh penemunya Jack Kilby untuk membedakan desain flip-flop dari tipe lain.
Operasi sekuensial JK flip-flop persis sama dengan SR flip-flop sebelumnya dengan input “Set” dan “Reset” yang sama. Perbedaan kali ini adalah bahwa "JK flip flop" tidak memiliki status input tidak valid atau terlarang dari Pemicu SR bahkan ketika S dan R keduanya pada logika "1".
JK flip-flop pada dasarnya adalah gated SR flip-flop dengan penambahan rangkaian input clock yang mencegah kondisi output ilegal atau tidak sah yang dapat terjadi ketika kedua input S dan R adalah sama dengan tingkat logika “1”. Karena input clock tambahan ini, JK flip-flop memiliki empat kemungkinan kombinasi input, "logika 1", "logika 0", "tidak ada perubahan" dan "beralih". Simbol untuk JK flip flop mirip dengan SR Bistabil Latch seperti yang terlihat pada tutorial sebelumnya kecuali untuk penambahan input clock.
Rangkaian Dasar JK Flip-flop
Baik input S dan R dari SR bistabil sebelumnya sekarang telah digantikan oleh dua input yang disebut input J dan K, masing-masing setelah penemunya Jack Kilby. Maka ini setara dengan: J = S dan K = R.
Dua 2-input gerbang AND gated SR bistabil kini telah digantikan oleh dua 3-input gerbang NAND dengan input ketiga setiap gerbang terhubung ke output di Q dan
. Kopling silang dari SR flip-flop ini memungkinkan kondisi S = “1” dan R = “1” yang sebelumnya tidak valid digunakan untuk menghasilkan “aksi sakelar” karena kedua input sekarang saling bertautan.Jika rangkaian sekarang "SET" input J dihambat oleh status "0"
melalui gerbang NAND yang lebih rendah. Jika rangkaian "RESET" input K dihambat oleh status "0" Q melalui gerbang NAND atas. Karena Q dan selalu berbeda, kita dapat menggunakannya untuk mengontrol input. Ketika kedua input J dan K sama dengan logika "1", JK flip flop berganti-ganti seperti yang ditunjukkan pada tabel kebenaran berikut.Tabel Kebenaran untuk Fungsi JK Flip-flop
Sama seperti
untuk
SR
Latch
|
Clock
|
Input
|
Output
|
Deskripsi
|
||
Clk
|
J
|
K
|
Q
|
|
||
X
|
0
|
0
|
0
|
0
|
Memori tidak
berubah
|
|
X
|
0
|
0
|
0
|
1
|
||
‾↓_
|
0
|
1
|
1
|
0
|
Reset Q» 0
|
|
X
|
1
|
0
|
1
|
0
|
||
‾↓_
|
1
|
0
|
0
|
1
|
Set Q»1
|
|
‾↓_
|
1
|
0
|
1
|
0
|
||
toggle
action
|
X
|
1
|
1
|
0
|
1
|
Toggle
|
‾↓_
|
1
|
1
|
1
|
0
|
||
Juga ketika input J dan K berada pada level logika "1" pada saat yang sama, dan input clock ber-pulsa "HIGH", rangkaian akan "beralih" dari status SET ke status RESET, atau sebaliknya. Ini menghasilkan JK flip-flop bertindak lebih seperti toggle flip-flop tipe-T ketika kedua terminal "HIGH".
Meskipun rangkaian ini merupakan peningkatan pada SR flip-flop clocked, ia masih mengalami masalah pengaturan waktu yang disebut "race" jika output Q berubah keadaan sebelum pulsa timing input clock memiliki waktu untuk "OFF". Untuk menghindarinya, periode waktu pulsa ( T ) harus dijaga sesingkat mungkin (frekuensi tinggi). Karena ini kadang-kadang tidak mungkin dengan IC TTL modern, Master-Slave JK Flip-flop yang jauh lebih baik dikembangkan.
Master-Slave JK Flip-flop
Master-slave flip-flop menghilangkan semua masalah waktu dengan menggunakan dua SR flip-flop yang dihubungkan bersama dalam konfigurasi seri. Satu flip-flop bertindak sebagai rangkaian "Master", yang memicu pada tepi utama (leading) pulsa clock sementara yang lain bertindak sebagai rangkaian "Slave", yang memicu pada tepi jatuh (falling) pulsa clock. Ini menghasilkan dua bagian, bagian master dan bagian slave yang diaktifkan selama setengah siklus berlawanan dari sinyal clock.TTL 74LS73 adalah IC Dual JK flip-flop, yang berisi dua bistabil tipe JK individual dalam satu chip yang memungkinkan flip-flop jepit tunggal atau master-slave dibuat. IC JK flip-flop lainnya termasuk 74LS107 Dual JK flip-flop dengan clear, 74LS109 Dual-edge triggered JK flip flop dan 74LS112 Dual-edge triggered flip-flop dengan baik preset dan input yang jelas.
Dual JK Flip-flop 74LS73
IC JK Flip-flop Populer Lainnya
Nomor
perangkat
|
Subfamily
|
Deskripsi
perangkat
|
74LS73
|
LS TTL
|
Dual JK-tipe
Flip Flop dengan Clear
|
74LS76
|
LS TTL
|
Dual JK-type
Flip Flop dengan Preset dan Clear
|
74LS107
|
LS TTL
|
Dual JK-tipe
Flip Flop dengan Clear
|
4027B
|
Standar CMOS
|
Dual JK-tipe
Flip Flop
|
Master-Slave JK Flip-flop
Master-Slave Flip-Flop pada dasarnya dua gated SR Flip-flop terhubung bersama-sama dalam konfigurasi seri dengan slave memiliki clock pulsa terbalik. Output dari Q dan dari flip-flop "Slave" diumpankan kembali ke input "Master" dengan output dari "Master" flip flop yang terhubung ke dua input dari flip-flop "Slave". Konfigurasi umpan balik ini dari output slave ke input master memberikan toggle karakteristik JK flip-flop seperti yang ditunjukkan di bawah ini.Rangkaian Master-Slave JK Flip-flop
Sinyal input J dan K terhubung ke "master" SR flip-flop gated yang "mengunci" kondisi input sedangkan input clock ( Clk ) adalah "HIGH" pada level logika "1". Karena input clock dari "slave" flip-flop adalah kebalikan (komplemen) dari "master" input clock, "slave" SR flip-flop tidak berganti. Output dari "master" flip-flop hanya "dilihat" oleh "slave" flip-flop yang terjaga keamanannya ketika input clock masuk "LOW" ke level logika "0".
Ketika clock "LOW", output dari "master" flip-flop terkunci dan perubahan tambahan pada inputnya diabaikan. Slave Flip-flop yang terjaga keamanannya sekarang merespons keadaan inputnya yang dilewati oleh bagian Master.
Kemudian pada transisi "Low-ke-High" dari clock pulsa input dari "master" flip-flop diumpankan melalui input gated dari "slave" flip-flop dan pada transisi "High-ke-Low" input yang sama tercermin pada output "slave" yang membuat jenis flip-flop edge atau dipicu oleh pulsa.
Kemudian, rangkaian menerima data input ketika sinyal clock "HIGH", dan meneruskan data ke output di tepi-jatuh dari sinyal clock. Dengan kata lain, Master-Slave JK Flip-flop adalah perangkat "Sinkron" karena hanya melewatkan data dengan waktu sinyal clock.
Dalam tutorial berikutnya tentang rangkaian Logika Sekuensial, kita akan melihat Multivibrator yang digunakan sebagai generator gelombang untuk menghasilkan sinyal clock untuk beralih pada rangkaian sekuensial.