Mengenal D Flip-Flop
D Flip-Flop adalah Set-Reset flip-flop (SR flip-flop) yang dimodifikasi dengan penambahan inverter untuk mencegah input S dan R berada pada level logika yang sama. Salah satu kelemahan utama dari rangkaian SR Gerbang NAND Bistabil dasar adalah bahwa kondisi input SET = "0" yang tidak ditentukan dan RESET = "0" dilarang.
Keadaan ini akan memaksa kedua output berada pada logika "1", menunggangi tindakan penguncian umpanbalik dan input mana pun yang masuk ke level logika "1" pertama akan kehilangan kontrol, sedangkan input lainnya masih pada logika "0" mengontrol status yang dihasilkan kait/kunci (latch).
Tetapi untuk mencegah hal ini terjadi, inverter dapat dihubungkan antara input "SET" dan "RESET" untuk menghasilkan tipe lain dari rangkaian Flip-Flop yang dikenal sebagai Data Latch, Delay Flip-Flop, D Bistabil, D-tipe Flip-Flop atau cukup D Flip-Flop seperti yang lebih umum disebut.
D Flip-Flop adalah yang paling penting dari Flip-Flop yang clock karena memastikan bahwa input S dan R tidak pernah sama dengan satu pada waktu yang sama. D Flip-Flop dibangun dari SR flip-flop gated dengan inverter yang ditambahkan antara input S dan R untuk memungkinkan input D (Data) tunggal.
Kemudian input data tunggal ini, berlabel "D" dan digunakan sebagai pengganti sinyal "Set", dan inverter digunakan untuk menghasilkan input "Reset" komplementer sehingga membuat D Flip-Flop yang level-sensitif dari level-sensitif SR-latch seperti sekarang S = D dan R = tidak D seperti yang ditunjukkan.
Kita ingat bahwa SR flip-flop sederhana memerlukan dua input, satu untuk "SET" output dan satu untuk "RESET" output. Dengan menghubungkan inverter (gerbang NOT) ke SR flip-flop kita dapat "SET" dan "RESET" flip-flop menggunakan hanya satu input karena sekarang dua sinyal input saling melengkapi. Komplemen ini menghindari ambigu yang melekat pada SR latch ketika kedua input LOW, karena keadaan itu tidak lagi mungkin.
Jadi input tunggal ini disebut input D "DATA". Jika input data ini dipertahankan HIGH Flip-Flop akan menjadi "SET" dan ketika itu LOW Flip-Flop akan berubah dan menjadi "RESET". Namun, ini akan menjadi tidak berguna karena output Flip-Flop akan selalu berubah pada setiap pulsa yang diterapkan pada input data ini.
Untuk menghindari hal ini, input tambahan yang disebut input "CLOCK" atau "ENABLE" digunakan untuk mengisolasi input data dari rangkaian latch atau pengunci Flip-Flop setelah data yang diinginkan disimpan. Efeknya adalah bahwa kondisi input D hanya disalin ke output Q ketika input clock aktif. Ini kemudian membentuk dasar dari perangkat sekuensial lain yang disebut D Flip-Flop.
D Flip-Flop akan menyimpan dan menampilkan level logika apa pun yang diterapkan ke terminal datanya selama input clock HIGH. Setelah input clock menjadi LOW "set" dan "reset" input flip-flop keduanya ditahan pada level logika "1" sehingga tidak akan mengubah status dan menyimpan data apa pun yang ada pada outputnya sebelum transisi clock terjadi. Dengan kata lain outputnya "terkunci" pada logika "0" atau logika "1".
Perhatikan bahwa: ↓ dan ↑ menunjukkan arah pulsa clock karena diasumsikan D Flip-Flop edge triggered.
Di trailing edge dari sinyal clock (HIGH-to-LOW) tahap "slave" kedua sekarang diaktifkan, menempel pada output dari rangkaian master pertama. Kemudian tahap output tampaknya dipicu (triggered) pada tepi (edge) negatif dari pulsa clock. D Flip-Flop Master-Slave dapat dibangun oleh cascading bersama dari dua kait dengan fasa clock berlawanan seperti yang ditunjukkan.
Kita dapat melihat dari atas bahwa di leading edge pulsa clock flip-flop master akan memuat data dari input data D, oleh karena itu masternya “ON”. Dengan trailing edge dari clock pulsa flip-flop slave memuat data, yaitu slave "ON". Maka akan selalu ada satu flip-flop "ON" dan yang lainnya "OFF" tetapi tidak pernah master dan slave "ON" pada saat yang sama. Oleh karena itu, output Q memperoleh nilai D, hanya ketika satu pulsa lengkap, yaitu 0-1-0 diterapkan pada input clock.
Ada banyak IC D Flip-Flop berbeda yang tersedia dalam paket TTL dan CMOS dengan yang lebih umum adalah 74LS74 yang merupakan Dual D Flip-Flop IC, yang berisi dua Bistabil tipe D individual dalam satu chip yang memungkinkan single atau master-slave beralih flip-flop yang akan dibuat IC D Flip-Flop lainnya termasuk flip-flop 74LS174 HEX D dengan input direct clear, D flip-flop 74LS175 Quad dengan output komplementer dan D flip-flop 74LS273 Octal yang berisi delapan D Flip-Flop dengan input jelas di satu paket tunggal.
pada D Flip-Flop terhubung langsung ke input D yang memberi loop tertutup "umpan balik" pada perangkat, pulsa clock yang berurutan akan membuat "toggle" yang dapat dipertahankan sekali setiap dua siklus clock.
Dalam tutorial Counter kami melihat bagaimana Data Latch dapat digunakan sebagai "Pembagi Biner", atau "Pembagi Frekuensi" untuk menghasilkan rangkaian counter "divide-by-2", yaitu output memiliki setengah frekuensi dari pulsa clock. Dengan menempatkan umpan balik di sekitar D Flip-Flop, jenis lain dari rangkaian D Flip-Flop dapat dibangun yang disebut flip-flop tipe-T atau yang lebih umum merupakan Bistabil tipe-T, yang dapat digunakan sebagai pembagian dengan dua rangkaian di counter biner seperti yang ditunjukkan di bawah ini.
Keadaan ini akan memaksa kedua output berada pada logika "1", menunggangi tindakan penguncian umpanbalik dan input mana pun yang masuk ke level logika "1" pertama akan kehilangan kontrol, sedangkan input lainnya masih pada logika "0" mengontrol status yang dihasilkan kait/kunci (latch).
Tetapi untuk mencegah hal ini terjadi, inverter dapat dihubungkan antara input "SET" dan "RESET" untuk menghasilkan tipe lain dari rangkaian Flip-Flop yang dikenal sebagai Data Latch, Delay Flip-Flop, D Bistabil, D-tipe Flip-Flop atau cukup D Flip-Flop seperti yang lebih umum disebut.
D Flip-Flop adalah yang paling penting dari Flip-Flop yang clock karena memastikan bahwa input S dan R tidak pernah sama dengan satu pada waktu yang sama. D Flip-Flop dibangun dari SR flip-flop gated dengan inverter yang ditambahkan antara input S dan R untuk memungkinkan input D (Data) tunggal.
Kemudian input data tunggal ini, berlabel "D" dan digunakan sebagai pengganti sinyal "Set", dan inverter digunakan untuk menghasilkan input "Reset" komplementer sehingga membuat D Flip-Flop yang level-sensitif dari level-sensitif SR-latch seperti sekarang S = D dan R = tidak D seperti yang ditunjukkan.
Rangkaian D Flip-Flop
Kita ingat bahwa SR flip-flop sederhana memerlukan dua input, satu untuk "SET" output dan satu untuk "RESET" output. Dengan menghubungkan inverter (gerbang NOT) ke SR flip-flop kita dapat "SET" dan "RESET" flip-flop menggunakan hanya satu input karena sekarang dua sinyal input saling melengkapi. Komplemen ini menghindari ambigu yang melekat pada SR latch ketika kedua input LOW, karena keadaan itu tidak lagi mungkin.
Jadi input tunggal ini disebut input D "DATA". Jika input data ini dipertahankan HIGH Flip-Flop akan menjadi "SET" dan ketika itu LOW Flip-Flop akan berubah dan menjadi "RESET". Namun, ini akan menjadi tidak berguna karena output Flip-Flop akan selalu berubah pada setiap pulsa yang diterapkan pada input data ini.
Untuk menghindari hal ini, input tambahan yang disebut input "CLOCK" atau "ENABLE" digunakan untuk mengisolasi input data dari rangkaian latch atau pengunci Flip-Flop setelah data yang diinginkan disimpan. Efeknya adalah bahwa kondisi input D hanya disalin ke output Q ketika input clock aktif. Ini kemudian membentuk dasar dari perangkat sekuensial lain yang disebut D Flip-Flop.
D Flip-Flop akan menyimpan dan menampilkan level logika apa pun yang diterapkan ke terminal datanya selama input clock HIGH. Setelah input clock menjadi LOW "set" dan "reset" input flip-flop keduanya ditahan pada level logika "1" sehingga tidak akan mengubah status dan menyimpan data apa pun yang ada pada outputnya sebelum transisi clock terjadi. Dengan kata lain outputnya "terkunci" pada logika "0" atau logika "1".
Tabel Kebenaran untuk D Flip-Flop
Clk
|
D
|
Q
|
|
Deskripsi
|
↓ »0
|
X
|
Q
|
|
Memori tidak berubah
|
↑»
1
|
0
|
0
|
1
|
Reset Q»
0
|
↑»
1
|
1
|
1
|
0
|
Set Q» 1
|
D Flip-Flop Master-Slave
D Flip-Flop dasar dapat ditingkatkan lebih lanjut dengan menambahkan SR flip-flop kedua ke outputnya yang diaktifkan pada sinyal clock komplementer untuk menghasilkan "D flip-flop Master-Slave". Di leading edge (tepi depan) sinyal clock (LOW-to-HIGH) tahap pertama, "master" mengunci kondisi input pada D, sedangkan tahap output dinonaktifkan.Di trailing edge dari sinyal clock (HIGH-to-LOW) tahap "slave" kedua sekarang diaktifkan, menempel pada output dari rangkaian master pertama. Kemudian tahap output tampaknya dipicu (triggered) pada tepi (edge) negatif dari pulsa clock. D Flip-Flop Master-Slave dapat dibangun oleh cascading bersama dari dua kait dengan fasa clock berlawanan seperti yang ditunjukkan.
Rangkaian D Flip-Flop Master-Slave
Kita dapat melihat dari atas bahwa di leading edge pulsa clock flip-flop master akan memuat data dari input data D, oleh karena itu masternya “ON”. Dengan trailing edge dari clock pulsa flip-flop slave memuat data, yaitu slave "ON". Maka akan selalu ada satu flip-flop "ON" dan yang lainnya "OFF" tetapi tidak pernah master dan slave "ON" pada saat yang sama. Oleh karena itu, output Q memperoleh nilai D, hanya ketika satu pulsa lengkap, yaitu 0-1-0 diterapkan pada input clock.
Ada banyak IC D Flip-Flop berbeda yang tersedia dalam paket TTL dan CMOS dengan yang lebih umum adalah 74LS74 yang merupakan Dual D Flip-Flop IC, yang berisi dua Bistabil tipe D individual dalam satu chip yang memungkinkan single atau master-slave beralih flip-flop yang akan dibuat IC D Flip-Flop lainnya termasuk flip-flop 74LS174 HEX D dengan input direct clear, D flip-flop 74LS175 Quad dengan output komplementer dan D flip-flop 74LS273 Octal yang berisi delapan D Flip-Flop dengan input jelas di satu paket tunggal.
IC 74LS74 Dual D Flip-Flop
IC D Flip-Flop populer lainnya
No. Perangkat
|
Subfamily
|
Deskripsi perangkat
|
74LS74
|
LS TTL
|
Dual D Flip Flop dengan Preset dan Clear
|
74LS175
|
LS TTL
|
Quad D Flip Flop dengan Clear
|
74LS273
|
LS TTL
|
D Flip Flip Oktal dengan Clear
|
4013B
|
Standar CMOS
|
Dual tipe D Flip Flop
|
40174B
|
Standar CMOS
|
D Flip Flop Hex dengan Master Reset
|
Menggunakan D Flip-Flop Untuk Pembagi Frekuensi
Salah satu penggunaan utama D Flip-Flop adalah sebagai Pembagi Frekuensi. Jika output pada D Flip-Flop terhubung langsung ke input D yang memberi loop tertutup "umpan balik" pada perangkat, pulsa clock yang berurutan akan membuat "toggle" yang dapat dipertahankan sekali setiap dua siklus clock.Dalam tutorial Counter kami melihat bagaimana Data Latch dapat digunakan sebagai "Pembagi Biner", atau "Pembagi Frekuensi" untuk menghasilkan rangkaian counter "divide-by-2", yaitu output memiliki setengah frekuensi dari pulsa clock. Dengan menempatkan umpan balik di sekitar D Flip-Flop, jenis lain dari rangkaian D Flip-Flop dapat dibangun yang disebut flip-flop tipe-T atau yang lebih umum merupakan Bistabil tipe-T, yang dapat digunakan sebagai pembagian dengan dua rangkaian di counter biner seperti yang ditunjukkan di bawah ini.
Counter Divide-by-2
Dapat dilihat dari bentuk gelombang frekuensi di atas, bahwa dengan mengumpankan kembali (feedback back) output dari ke terminal input D, pulsa output di Q memiliki frekuensi yang persis setengah (half/2 ) dari frekuensi clock input, ( ƒIN ). Dengan kata lain rangkaian menghasilkan pembagian frekuensi karena sekarang membagi frekuensi input dengan faktor dua (satu oktaf) sebagai Q = 1 satu kali setiap dua siklus clock.
ke terminal input D, pulsa output di Q memiliki frekuensi yang persis setengah (half/2 ) dari frekuensi clock input, ( ƒIN ). Dengan kata lain rangkaian menghasilkan pembagian frekuensi karena sekarang membagi frekuensi input dengan faktor dua (satu oktaf) sebagai Q = 1 satu kali setiap dua siklus clock.D Flip-Flop sebagai Latch Data
Selain pembagian frekuensi, aplikasi lain yang berguna dari D Flip-Flop adalah sebagai Data Latch. Sebuah kait (latch) data dapat digunakan sebagai perangkat untuk memegang atau mengingat data yang ada pada input datanya, sehingga bertindak sedikit seperti perangkat memori bit tunggal dan IC seperti TTL 74LS74 atau CMOS 4042 tersedia dalam format Quad persis untuk tujuan ini.
Dengan menghubungkan bersama-sama empat, kait data 1-bit sehingga semua input clock mereka terhubung bersama dan "clocked" pada saat yang sama, latch data "4-bit" sederhana dapat dibuat seperti yang ditunjukkan di bawah ini.
Rangkaian Latch Data 4-bit
Data Latch Transparan
Data latch adalah perangkat yang sangat berguna dalam rangkaian elektronik dan komputer. Mereka dapat dirancang untuk memiliki impedansi output yang sangat tinggi di kedua output Q dan kebalikannya atau melengkapi output untuk mengurangi efek impedansi pada rangkaian penghubung ketika digunakan sebagai penyangga, port I/O, driver bus dua arah atau bahkan display driver.
untuk mengurangi efek impedansi pada rangkaian penghubung ketika digunakan sebagai penyangga, port I/O, driver bus dua arah atau bahkan display driver.
Tetapi satu latch data "1-bit" tidak terlalu praktis untuk digunakan dengan sendirinya dan sebagai gantinya tersedia secara komersial IC menggabungkan 4, 8, 10, 16 atau bahkan 32 data individual latch ke dalam satu paket IC tunggal, dan satu perangkat IC tersebut adalah 74LS373 Octal D latch transparan.
Kedelapan latch data individu atau Bistabil dari 74LS373 adalah "transparan" D Flip-Flop, yang berarti bahwa ketika input clock (CLK) adalah HIGH pada level logika "1", (tetapi juga dapat menjadi aktif low) output pada Q mengikuti input data D.
Dalam konfigurasi ini latch dikatakan "terbuka" dan jalur dari input 
ke output tampaknya "transparan" karena data mengalir melalui itu tanpa hambatan, maka nama kait/latch transparan. Ketika sinyal clock adalah LOW di tingkat logika “0”, latch “menutup” dan output di terkunci pada nilai terakhir dari data yang hadir sebelum sinyal clock berubah dan tidak ada perubahan lagi dalam menanggapi .
ke output tampaknya "transparan" karena data mengalir melalui itu tanpa hambatan, maka nama kait/latch transparan. Ketika sinyal clock adalah LOW di tingkat logika “0”, latch “menutup” dan output di terkunci pada nilai terakhir dari data yang hadir sebelum sinyal clock berubah dan tidak ada perubahan lagi dalam menanggapi .Rangkaian Latch Data 8-bit
Diagram fungsional 74LS373 Octal Transparent Latch
Ringkasan D Flip-Flop
Data atau D Flip-Flop dapat dibangun menggunakan sepasang SR latch back-to-back dan menghubungkan inverter (Gerbang NOT) antara input S dan R untuk memungkinkan input D (data) tunggal. Rangkaian D Flip-Flop dasar dapat ditingkatkan lebih lanjut dengan menambahkan SR flip-flop kedua ke outputnya yang diaktifkan pada sinyal clock komplementer untuk menghasilkan perangkat “Master-Slave D flip-flop”.
Perbedaan antara D latch dan D Flip-Flop adalah bahwa latch tidak memiliki sinyal clock untuk mengubah keadaan sedangkan flip-flop selalu. D flip-flop adalah perangkat yang dipicu tepi (edge triggered) yang mentransfer data input ke pada clock naik atau turunnya tepi/edge. Latch Data adalah perangkat level-sensitif seperti latch data dan latch transparan.
pada clock naik atau turunnya tepi/edge. Latch Data adalah perangkat level-sensitif seperti latch data dan latch transparan.
Dalam tutorial berikutnya tentang rangkaian Logika Sekuensial, kita akan melihat menghubungkan bersama latch data untuk menghasilkan jenis rangkaian logika sekuensial yang disebut Pergerseran Register (Shift Register) yang digunakan untuk mengubah data paralel menjadi data serial dan sebaliknya.